设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › SOC设计论坛 › SOC资料区 › Digital Logic Design Using Verilog: Coding and RTL S ...
12345678910... 14下一页
返回列表 发新帖
楼主: Jason.tschen

[原创] Digital Logic Design Using Verilog: Coding and RTL Synthesis

[复制链接]
liutongqiang_jn
发表于 2016-8-16 11:49:53 | 显示全部楼层
回复 支持 反对

举报

smaa
发表于 2016-8-17 10:34:00 | 显示全部楼层
謝謝分享~
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

Kevin_Yang
发表于 2016-9-18 17:22:09 | 显示全部楼层
不错的书，谢谢！
回复 支持 反对

举报

999
发表于 2016-9-20 21:06:53 | 显示全部楼层
see see
回复 支持 反对

举报

z8369171
发表于 2016-9-26 22:50:37 | 显示全部楼层
谢谢分享
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

alter_chen
发表于 2016-9-28 22:06:16 | 显示全部楼层
谢谢分享
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

sdlyyuxi
发表于 2016-10-12 08:38:28 | 显示全部楼层
比较新的书
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

chiphomer
发表于 2016-10-13 09:14:49 | 显示全部楼层
看看    谢谢 俄
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

yesterdaymore
发表于 2016-10-13 09:59:35 | 显示全部楼层
下来看看
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

star00100
发表于 2016-10-15 15:55:47 | 显示全部楼层
good
回复 支持 反对

举报

下一页 »
12345678910... 14下一页
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-21 08:26 , Processed in 0.020212 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表