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楼主: Jason.tschen

[原创] Digital Logic Design Using Verilog: Coding and RTL Synthesis

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发表于 2018-8-30 10:26:48 | 显示全部楼层
good book.
发表于 2018-9-10 14:39:50 | 显示全部楼层
來學習看看~~~
发表于 2018-9-27 09:53:45 | 显示全部楼层
发表于 2018-10-5 10:15:05 | 显示全部楼层
good verilog book.
发表于 2018-10-9 20:38:37 | 显示全部楼层
thank you for sharing
发表于 2018-10-12 14:02:58 | 显示全部楼层
thank you ^^
发表于 2018-10-15 20:28:58 | 显示全部楼层
看  看  看  看 ~~
发表于 2018-10-16 14:44:23 | 显示全部楼层
thx for sharing
发表于 2018-10-27 09:12:32 | 显示全部楼层
thank you for the book
发表于 2018-11-5 00:09:35 | 显示全部楼层
thank you
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