在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1913|回复: 2

[资料] Verilog HDL时序分析资料搜集

[复制链接]
发表于 2015-8-23 21:19:41 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
希望对大家有帮助,几个文章中都有时序分析的学习,希望大家学习后能够有所了解 Lesson 31 时序分析基础.pdf (109.38 KB, 下载次数: 26 )
Lesson 32课件.pdf (321.32 KB, 下载次数: 27 )

TimeQuest就一定要搞定.pdf (2.06 MB, 下载次数: 33 )

玩转FPGA.pdf (3.29 MB, 下载次数: 25 )
发表于 2015-8-24 09:46:01 | 显示全部楼层
看一下
发表于 2015-8-24 09:51:23 | 显示全部楼层
有欺骗感
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-22 20:08 , Processed in 0.019816 second(s), 11 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表