cpu 与fpga接口信号的时序约束

j200681106 · 发表于 2016-3-9 17:29:21

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cpu 和FPGA 以总线的的方式相连。之间的信号有数据线data[15:0],地址线addr[11:0]，片选cs，写wr，读rd等控制信号。对于这些跨时钟域的信号已经做了同步处理，现在的问题是，是否需要对接口的数据进行时序约束，如何进行约束？看到一些文档，上面对io口的约束一般采用源同步或者系统同步的模型进行分析，但是这些信号并不符合这两种类型啊，希望能给些指点

j200681106 · 发表于 2016-3-10 08:27:29

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