求科普-输入延时小于一个时钟周期

似水如烟 · 发表于 2015-4-14 09:59:58

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本帖最后由似水如烟于 2015-4-14 10:36 编辑

从上一个存储单元的输入到下一个存储单元的输入延时必须小于一个时钟周期。WHY？
另一个问题：
在仿真中，带“#0”时是不是比不带它执行晚？

swordhui · 发表于 2015-4-14 11:30:02

非一定如此，可定制多周期路径。这要看你的设计。

insunshinecn · 发表于 2015-4-14 14:44:40

你既然问这个问题了，就先假设你的要求是正常的单周期采集，那么你是一个周期采集一次数据，如果你的传输延迟（假设clk 偏斜为0）大于1个周期，假设你在clk0的第一个上升沿发出数据data0，单周期时是在第二个上升沿时采集下个触发器，并锁存data0,大于一个周期时，下个上升沿dota0还没有到达第二个触发器，你怎么采集这个数据呢？第二个#0的问题，#0只在仿真时有用，是用#delay来模拟门延迟，并不会对实际电路产生影响，综合时忽略，#0对于仿真应该也没有影响。

似水如烟 · 发表于 2015-5-4 10:46:31

回复 3# insunshinecn
3QU，还算比较书本化

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