VIVADO的时序分析的几个问题？

YYFFLLMMNN · 发表于 2016-4-29 10:01:20

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最近开始学习基于VIVADO的FPGA学习，有几个问题很困惑，希望各位大虾指点。
（1）自己写的逻辑模块IP封装到block design里面去的时候，是先做好时序分析，还是添加进去之后再做时序分析？
因为我发现在单独的一个工程里面添加其他自己封装好的IP，IP中的约束就会导进来，然后就会莫名其妙的报错。
（2）ILA添加进去之后，需要重新综合吗？
（3）ILA的工作时钟，需要做时序分析吗？
是不是不用做，就可以让ILA核跑起来？

YYFFLLMMNN · 发表于 2016-5-3 18:12:08

哎，石沉大海。。

wmx182 · 发表于 2016-6-2 20:11:04

还没用过VIVADO

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