vivado的bug谁碰到过，怎么解决的？

hunansunjianjun · 发表于 2016-7-9 13:51:03

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各位大神情况是这样的：之前做好的一个bd模块中有个clk_wiz时钟管理模块，out1输出100M，给BD模块中各个IP做系统时钟用。后来由于系统中需要172M和162M的时钟，因此在clk_wiz中加了这两个时钟，但是clk_wiz必须要out1=172M，out2=162M out3 =100M，不能out1保持100M不变,设置out2=172M，out3=162M。
这样修改clk_wiz后，其他连了100M的其他模块就报是时钟频率不对应。因为设置out1=172M，out2=162M out3 =100M后 100M实际是输出99.23M了。但其他模块的时钟接口，就只认100M了，怎么搞都不行。难道其他都要删了重新弄。bd模块比较大，重新搞相当麻烦。
大神们有碰到过这种情况的吗？咋解决呢

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