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采用2013版的PrimeTime 进行sta分析,发现在分析自己添加的clock gate(latch+and+or)时,时钟不穿过clock gate,而clock gate out的输出时钟是通过clkgate_en的触发器的时钟端穿过去的,为什么不是AND上的时钟穿过去呢?而采用2009版的PrimeTime进行sta分析时,clk可以直接穿过clk gate。什么原因引起两者分析的差异呢?是不是2013版的工具需要特别的设置吗? |
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