在做PLL的设计，遇到个问题：怎样提高D触发器的速度呢？

88王道 · 发表于 2016-9-22 21:37:07

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现有的D触发器速度满足不了PLL的需求，想提高D触发器的速度，请问要改变D触发器中哪些devices的参数呢？（或者说D触发器的速度与哪些参数有关呢？），多谢！

spartan313 · 发表于 2016-9-23 07:24:32

current or try use TSPC structure

88王道 · 发表于 2016-9-23 08:44:32

回复 2# geo24

不太明白，能说的详细点吗？

电子新手是也 · 发表于 2016-9-23 09:12:01

可以试试CML结构或者TSPC结构的D触发器

万水之源 · 发表于 2016-9-23 16:30:19

正在做，看看

小菜鸟ic · 发表于 2016-9-24 17:32:43

简单地传输门组成的触发器速度比较快，功耗相对较低

ALB · 发表于 2023-2-13 16:50:51

恰好上上月我优化了一个dff（应用于pll电路内）。主要优化是因为前级vco的输出和负反馈n分频的critical path没有达到预期。因此需要提高critical path的速度。因为用的是厂家提供的standcell，其实各家的dff架构都大同小异，而我用的版本是三态反相器设计得主从锁存dff架构，楼主可以看看数字电路设计那本圣经，里面有讲述优化数字cmos门的一些思路。加快速度一般都涉及器件的size和f/m的选取（注意trade off），但是要结合波形去看，看哪个weak点从而去优化。另外，优化不是只着眼于单独的门和mos，涉及到前后的负载关系（体现在输入输出的等效电容、等效电阻等）

m8510a · 发表于 2023-2-21 14:44:40

羡慕

寻寻momo · 发表于 2023-5-22 20:16:09

为什么一个300MHZ时钟的TSPC D触发器平均功耗大于主从结构的D触发器

ALB · 发表于 2023-8-8 11:36:54

寻寻momo 发表于 2023-5-22 20:16
为什么一个300MHZ时钟的TSPC D触发器平均功耗大于主从结构的D触发器

因为动态功耗本来就和f频率有关，tspc的频率都不会低，频繁的切换就会有翻转

[求助] 在做PLL的设计，遇到个问题：怎样提高D触发器的速度呢？

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