verilog句法错误，求大神指点

arkinee · 发表于 2015-5-16 17:38:19

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x

always @ (posedge clk)

if (rst)

begin

irda_data <= 8'd0;

end

else if (data_cnt == 4'd8)

begin

if (get_data[2] & get_data[1])

   irda_data[7:2] <= get_data[8:3];
                           irda_data[1] <= 1'b0;

  irda_data[0] = ~irda_data[0];



else

   irda_data <= get_data[8:1];

end

ISE给出的错误信息是ERROR:HDLCompiler:806 Line 253: Syntax error near "else".
求大神帮看谢谢了！

bpm · 发表于 2015-5-16 19:46:46

回去好好看看书本，每个if-else都要有begin-end配对实现顺序块，你最后的if-else没有用begin-end。

iwantto · 发表于 2015-5-16 20:06:04

else if (data_cnt == 4'd8)
begin
if (get_data[2] & get_data[1])
begin
irda_data[7:2] <= get_data[8:3];
irda_data[1] <= 1'b0;
irda_data[0] = ~irda_data[0];
end
else
irda_data <= get_data[8:1];
end

复制代码

gleaming · 发表于 2015-5-16 20:48:19

else if (data_cnt == 4'd8)
begin
if (get_data[2] & get_data[1])
begin
irda_data[7:2] <= get_data[8:3];
irda_data[1] <= 1'b0;
irda_data[0] = ~irda_data[0];
end
else
irda_data <= get_data[8:1];end
end

复制代码

arkinee · 发表于 2015-5-18 15:14:30

回复 2# bpm

多谢指导

arkinee · 发表于 2015-5-18 15:15:08

回复 3# iwantto

谢谢指导

arkinee · 发表于 2015-5-18 15:17:13

回复 4# gleaming

谢谢指导

xiansang · 发表于 2015-5-18 17:25:46

Syntax error 看书都能找到

glace12123 · 发表于 2015-5-18 23:49:55

2条或者2条以上的赋值语句，需要用begin end 这种块语句装起来。就像C语言的大括号一样

[求助] verilog句法错误，求大神指点

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