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module initial_ex;
reg clk,nrst,x,y;
initial
clk=0;
initial
begin
nrst=1;
#20 nrst=0;
#50 nrst=1;
end
initial
begin
x=0;
y=1;
#20 x=1;
#50 y=0;
@(posedge clk)
begin
x=0;
y=1;
end
end
always #5 clk=~clk;
endmodule
为什么我再Moldsim中编译什么结果都没有 |
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