CML高速输出缓冲电路问题

nervalt · 发表于 2013-5-6 19:10:15

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本帖最后由 nervalt 于 2013-5-6 19:13 编辑

如图所示为论文中看到的缓冲电路

我自己的电路图中Vin+约为1.8v，Vin-约为1.3v，Vb为650mv，
因为最后一级负载电阻为100欧，为了保证摆幅，最后一级尾电流源管栅宽达到400u。
放在整体环路中仿真后，发现输出Vo+和Vo-都是斜的，如下图

最后观察眼图的情况是
hr cdr test2 bufpi 原先眼图.jpg

请各位大侠指点指点，谢谢！

一剑封尘 · 发表于 2013-5-6 19:21:39

看看 .

semico_ljj · 发表于 2013-5-7 09:57:24

你的耦合Cap多大？

semico_ljj · 发表于 2013-5-7 10:55:07

这是充电引起

jiang_shuguo · 发表于 2013-5-7 15:41:30

请问你眼图是怎么仿真的？

nervalt · 发表于 2013-5-7 18:43:58

回复 4# semico_ljj

我仿真用的800p，输出缓冲外接大电容小电阻，其他同学说是大概几百p的样子，试了感觉差不多。

nervalt · 发表于 2013-5-7 18:45:18

回复 5# jiang_shuguo

用calculator里的eyediagram看的。

ygchen2 · 发表于 2013-5-7 22:08:20

回复 6# nervalt

800pF是指DC—Block电容吗？如果是，换个80nF看看有什么不同，--看仿真适当初始化后或者跑较长时间使电容充电稳定后的情况。

nervalt · 发表于 2013-5-8 10:53:14

回复 8# ygchen2

是的，我按你说的试试吧，谢谢！

mcgrady · 发表于 2013-5-8 22:57:52

单端高频负载 100 并 100 等于50
单端低频负载 100
所以电流Step来时，输出电压先按50欧姆step，后面给足够时间，会增大到100欧姆负载的幅度

从传输函数看，先是零点引起的阶越，然后是极点的缓慢充放电
所以电容越大，你所说的信号斜的程度越低

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