分频出来的时钟不稳定 问题 请高手指教

lee2008

FPGA 是xilinx kintex 7 ，  
从参考时钟153.6MHz, 用计数器分频出16Hz 出来， 最后管脚量的时钟有10ms抖动（附图是示波器打上persistent view）
单独测参考时钟153.6Mhz 很稳定



不明白code哪里有问题  请高手指教

reg [22:0] clk_sync_out_count;
reg clk_sync_out_r;
parameter CLK_DIV_N1=23'd4799999;
  //16Hz output has jitter






  always @(posedge refclki or posedge reset)
  begin
    if (reset == 1'b1)

begin

clk_sync_out_count   <= 23'd0;

clk_sync_out_r         <= 1'b0;

  end
    else

begin

  if (clk_sync_out_count == CLK_DIV_N1)

  begin

clk_sync_out_r<=~clk_sync_out_r;

clk_sync_out_count   <= 23'd0;

  end

else

  clk_sync_out_count<=clk_sync_out_count+1;

  end


  end //end alway




OBUF #(

.DRIVE(12),

.IOSTANDARD("DEFAULT"),

.SLEW("SLOW")

) OBUF_inst (

.O(clk_sync_out),

.I(clk_sync_out_r)

);

tigerjade

把reset和refclki都拉出来看看先。

lee2008

把reset和refclki都拉出来看看先。
tigerjade 发表于 2012-12-22 08:17

                               
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   refclki 是稳定的 管脚可以量到reset 没有拉出来看  可以试试弄出来看看

另外做了个实验 分频出9.6MHz 的时钟 时钟是稳定的

我想是不和counter bit数太高 有没有关系

zhanghengi

看下有没有如下问题：
1.pll锁定信号是不是一直锁定的？有没有出现失锁现象。
2.时序约束中有没有时序告警？

加油99

你的reset管脚是否有高频干扰？ 试一试把：
always @(posedge refclki or posedge reset)
改成：
always @(posedge refclki)
因为reset肯定比一个refclki 时钟周期长，不怕检测不到reset。
或者干脆去掉代码中的复位逻辑试一试。

zhangbinsniper

建议你检查一下时序。看静态时序分析的结果

richyrichy

Xilinx FPGA内部有DLL，建议用来同步此种分频出来后的clock 减低 jitter

asic_service

同意7#建议。使用DLL/DCM/PLL 等内建结构来产生高需求的时钟

lee2008

回复 7# richyrichy

那个IP 最低只能做到1MHz ， 做不到16Hz

lee2008

看下有没有如下问题：
1.pll锁定信号是不是一直锁定的？有没有出现失锁现象。
2.时序约束中有没有时序告警 ...
zhanghengi 发表于 2012-12-22 09:59

                               
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产生9.6MHz 没有问题， refclki 是稳定的 pll 一直lock 没发现跳动refclki 有约束， 16Hz 出来  ， 太慢了 我想也不需要需要约束吧  9.6MHz 也没有约束 出来的信号挺好