分频出来的时钟不稳定问题请高手指教

zhy910827 · 发表于 2014-12-3 10:00:23

感谢楼主分享。

成长中的原始人 · 发表于 2014-12-3 17:04:46

clk_sync_out_count == CLK_DIV_N1改成 clk_sync_out_count > CLK_DIV_N1试试，或者把输出加 assign clk_out = clk_sync_out_r;

成长中的原始人 · 发表于 2014-12-3 17:05:38

本帖最后由成长中的原始人于 2014-12-3 17:07 编辑

或者分级分频

wgej1987 · 发表于 2014-12-3 17:33:46

最大可能还是你时序有问题，150多M的速度不算慢了，你分9.6M计数器组合逻辑小，你分16Hz，计数器组合逻辑大很多，很有可能会不满足。

polozpt · 发表于 2014-12-3 21:27:56

回复 1# lee2008

最好不要用分频的时钟，在系统时钟下产生一个16k时钟的时能信号，替代16k的时钟。

polozpt · 发表于 2014-12-3 21:30:15

回复 24# wgej1987

分频的不是组合逻辑，计数器大应该也没有问题啊

wgej1987 · 发表于 2014-12-4 09:48:43

回复 26# polozpt
我说的是23个cnt的q端出去要经过一堆组合逻辑再loop回到23个cnt的d端。如果只有5个cnt的话这部分组合逻辑就小很多。

zhy910827 · 发表于 2014-12-4 09:59:19

Gooooooooooooood。。。

yariyari · 发表于 2014-12-4 21:37:09

你选择的芯片支持这么高的时钟输入么？建议看手册确认。

小工兵 · 发表于 2014-12-4 22:07:18

回复 9# lee2008

可以试着再分频一次

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