ADPLL设计

cyydx

请问一下有人了解smic18mmrf工艺吗？我从这个论坛里下的smic18mmrf工艺库，安装好后里面的电感只能调节内径（Inner Radius）和圈数（Coil Turns），而我看有的论文也是用smic18射频工艺，还调节了金属线宽，但我的Width这一项却是灰的，固定8um？里面还有一项Multiplier不知道是什么意思，希望懂的人解释一下，谢谢！图如下

cyydx

回复 58# seu_novak


    最近仿DCO，和R.B. STASZEWSKI类似将电容分为PVT、Acquisition和Tracking三个bank，分别用MOS电容来实现，每个电容也类似于R.B. STASZEWSKI书里那样用一个inverter驱动。我Tracking bank共有64对相同的电容和反相器，仿相位噪声的时候发现当所有输入都为高电平‘1’的时候，在某些PVT的条件下，相位噪声很差，看noise summary说是Tracking bank中的一个反相器的NMOS管的沟道电流热噪声(id)的很大，比别的要高大概两个数量级，占到了90%以上。而且这个管子好像是随机的，在相同的条件下重新仿真一次，noise summary里给出的又是另一个Tracking bank中反相器的NMOS管的id噪声很大。我一直弄不明白是哪里出了问题，Tracking bank中的所有电容和反相器都是完全一样的，为什么一会这个噪声大，一会又成了那个噪声大？你遇到过这类问题吗？

semico_ljj

Mark。

semico_ljj

nicer

slj0716

都很厉害啊。是否可以交流一下

slj0716

仔细看了一下，还是支持211 lili，人家对adpll设计和产品理解还是很深的

立青

受教了。。

050205

TDC Average is to minimize denominator variation during TDC normalization. It is non critical if ADPLL in stable acquisition. But if TDC output has a big change, non average denominator causes epsilon glitch, and Phase noise has big jump!

Don't spend time in SDM, just follow text book.

DCO is most important because major noise comes from it!

avic607

学习了，多谢~

ipmsn5

1，LCVCO可以用MIM cap array来解决，但是面积大，而且这个VCO的gain和TDC的gain要做normalization，这个他们和工艺的相关行就大了，一个是passive device，另一个是inverter chain
2，我有个同学做了一个500Mhz Ring的ADPLL，上了JSSCC，用的是dividerless，但是我个人觉得dividerless也就是一个概念，他即不能降低噪声，也不能降低功耗，希望大伙给点意见。
3，然后是digital filter，一般用 一路proporational，另一路integrate来满足环路稳定的要求。
4，设计中TDC的精度和DCO的精度是设计的灵魂。
5， ADPLL可以在很低的VDD下工作，我们测试的时候130nm工艺可以到0.45V. 这应该算一个优点。
6，我个人一直在做这个东西，可惜没有机会流片，只能自己学学。谁要流片了，过来说说，也让我羡慕羡慕。
7，ISSCC上面ADPLLjiter（based on ring structure)。都是3-10ps居多，特别好的也没有。基于RF ADPLL没有太多的关注，
8，如果在纯RF ADPLL,建议不要用varactor，那个东西noise很差，建议用MIM cap array.
9，有一家射频公司就是这么做的，180nm, cap unit 2um*2um. 4fF/unit.
说了一堆废话，希望能有一条两条有用的。