ADPLL设计

cyydx · 发表于 2012-10-31 19:31:06

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老师让做ADPLL，结构类似于R.B. STASZEWSKI提出的divider-less artichure，用counter对DCO输出信号CKV计数作为输出相位的整数部分，TDC测量参考信号FREF和相应CKV上升沿之间的时间差。TDC的测量结果需要用CKV的周期进行归一化，CKV的周期也可以通过TDC的输出来计算。很多论文说为了CKV周期计算值更准确，需要对多次计算结果，如128次，进行平均。但我不太明白这个平均怎么实现，时序是怎样的？是进行移动平均，就是说每次取最新的N个CKV周期值进行平均？还是别地什么方法？若进行移动平均，那最初的N个CKV周期还未给出一个正确的平均值，TDC又怎么进行归一化呢？
又：哪些关于sigma delta modulator的书较好啊？原来一直以为不会做RF的锁相环，都没怎么关注过LC oscillator。现在看LC oscillator经常需要SDM提高精度，得学习一下SDM。最好是能很快入手的，现在正用Matlab编程做系统级仿真，确定参数要求

cyydx · 发表于 2012-10-31 19:38:25

上图是ADPLL总体结构，下图就是其中TDC的block diagram，其中Period Avg.就是不太清楚的地方，基本上所有相关论文中都只是给出一个计算平均值的标准的数学表达式
还有就是LC oscillator的capacitance bank有多个，调节范围依次降低，调节精度依次提高，这种情况下锁相环怎么判断什么时候进行mode switch，即从粗调节的capacitance bank跳到下一个更精细调节的capacitance bank？现在的想法是frequency toggling，即当输出频率，也就是控制字在两个值之间连续跳变两次，或在某一个值上呆足够长得时间时，就认为应该进行mode switch。大家一般怎么做呢？先多谢大家的帮助了！

cyydx · 发表于 2012-11-1 17:46:56

为什么关于全数字锁相环的就没人理呢？

bananawolf · 发表于 2012-11-1 20:19:15

能不能问问你老师：老师，你怎么看？

lichen867 · 发表于 2012-11-1 20:25:06

哈哈哈哈~

cyydx · 发表于 2012-11-1 20:31:52

回复 4# bananawolf

我已经问过了，老师也不清楚
老师从没做过这方面的东西，只是觉得现在这个方向比较新，就打算让我做了，估计我们系里许多老师都没听过这个东西

cyydx · 发表于 2012-11-1 20:34:37

顺便给R.B. STASZEWSKI发了个邮件，没想到居然回了，只不过他好像把我的问题理解错了，只好新发了一封邮件解释了一下，看看明天会不会回吧。跟老师商量后，现在的代码里头先不考虑这个平均

seu_novak · 发表于 2012-11-6 17:11:05

擦见到做数字锁相环的啦求指教讨论哈哈

话说你一个人做整个数字锁相环？我正在做DCO 我同学做TDC

cyydx · 发表于 2012-11-7 08:23:30

回复 8# seu_novak

一个人做，我也想有个小组，这样可以边做边讨论，但我老师亲自带的就两个学生，那一个做DC-DC...
你系统仿真没做吗？那系统参数怎么定的？我现在正用Matlab编程做系统仿真，然后就打算做DCO，再做TDC。这俩做完基本就剩数字模块，用Verilog编程解决

冷季草cq · 发表于 2012-11-7 10:07:24

楼主好强大

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