ADPLL设计

hezudao

回复 40# 211lili


    说一堆没用的。，，，，，，，产品当然做过。你要真有本事就说两句内行的话。看你对国外产品崇拜的样子我就只能说你还太嫩

211lili

回复 41# hezudao


    不是崇拜，是现实。你不嫩，你做出来一个ADPLL，给大家看看？？？
    说没用东西的是你，你还没说200fs和2ps是什么意思呢？
    你对ADPLL了解？怎么我觉得你就学会几外名词？

hezudao

回复 42# 211lili


    哎，没做过和你费什么口舌，400fs 2ps当然说的是integrated rms phase error. 你这个不是还要解释吧

211lili

那么这个400fs 和 2ps, 主要取决与你对DCO、Reference clock、电源设计的trade off。在同一个工艺下，这些东西的结构差不多，优化的方法也类似，难道别人可以做到的你做不到吗？
还有，一个设计出400fs的设计者和一个设计出2ps的设计者，也不一定有水平上的差距，关键是看产品应用。
首先，你得付出很大的努力做出400fs的CLOCK，但这个CLOCK出去，到应用这些CLOCK的模块，你还得很好的BUF和隔离其它的干扰。所以说，这个不是难易程度的问题，这是值不值得的问题。

hezudao

回复 44# 211lili


    ，，，，，，懒得跟你浪费时间了。做2ps和400fs差别还是很大的。这类例子多了去了，，，，，，我看你再做六年也就这水平。

211lili

回复 45# hezudao


    请问，2ps和400fs差在哪里？除了这个指标，你比较过它们的功耗、面积、工艺，以及DFM吗？
    你仅仅拿一个指标去比较两个之间的水平，而根本不明白trade off,只说明你连模拟电路的门槛都还没摸到。

hezudao

回复 46# 211lili


    你老拿trade off来说事，面积功耗不计，让你做一个2g, 400fs的pll你能做出来吗？不要一有trade off很多东西都没定论一样，这恰恰说明你无知。

hezudao

回复 46# 211lili


    差的多了，2ps,40nm adpll可以比较容易做到，同样400f能不能做到就不好说了。这不是简单增加功耗面积就行的，你到底做没做过阿。说点你知道的行不行

211lili

那么你说，在同一个40nm工艺上，一个人做出了2ps,一个人做出400fs,他们差在什么地方？
ADPLL架构？TDC, DCO, reference clock, power&ground的设计？
好吧，我不知道。你知道吗？

211lili

回复  211lili


    差的多了，2ps,40nm adpll可以比较容易做到，同样400f能不能做到就不好说了。这不 ...
hezudao 发表于 2012-11-24 23:12

                               
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    一个能不能做到都不好说的指标，那你为什么要去做呢？一个系统里，不同模块之间的指标都是可以相互妥协的，难道把ADPLL的指标推到一个很高的极限，其它东西的指标宽松下来，就是一个很高明的做法吗？