pt关于时钟duty cycle的问题，急急急急

531472320 · 发表于 2012-4-12 21:56:07

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比如我create一个时钟，周期是10ns waveform为{0 5},该时钟经过一些组合逻辑到达一个寄存器的CK端，我该如何才能得出该时钟在这个寄存器CK端的duty cycle呢？

531472320 · 发表于 2012-4-12 22:21:05

怎么report出来啊

zhq101213 · 发表于 2012-4-13 09:06:05

应该和root点一样的吧

陈涛 · 发表于 2012-4-13 14:39:45

report_timing不行吗？

531472320 · 发表于 2012-4-13 15:28:50

report_timing不行吗？
陈涛发表于 2012-4-13 14:39

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试过了很多命令，都不行啊，郁闷

531472320 · 发表于 2012-4-13 17:40:24

应该和root点一样的吧
zhq101213 发表于 2012-4-13 09:06

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有解决的方案吗？跪求

531472320 · 发表于 2012-4-15 10:38:05

看这样行吗？比如我create_clock -period 10 -waveform {0 5} [get_port CLK1]
         set path1 get_timing_path -from CLK1 -to FF1/CK -delay_type min_rise
                  get_attribute $path1  arrival
                  比如得到的值0.2
                  set path2 get_timing_path -from CLK1 -to FF1/CK -delay_type min_fall
                  get_attribute $path1  arrival
                  比如得到的值是0.3
                  那么这样得到的差值就为0.1，是不是就可以得到在FF1/CK端的duty cycle了？为49%

陈涛 · 发表于 2012-4-15 13:19:29

建议用report_timing -from CLK1 -to FF1/CK -delay_type min_fall检查结果

531472320 · 发表于 2012-4-16 20:16:53

建议用report_timing -from CLK1 -to FF1/CK -delay_type min_fall检查结果
陈涛发表于 2012-4-15 13:19

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谢谢陈大版主，这个和我那方法效果一样.这方法没错。现在写个脚本报出整个芯片级的duty cycle

zhiyong012 · 发表于 2016-3-17 17:37:57

回复 8# 陈涛
版主，使用max_rise/max_fall得到的结果是不一样的，为什么要用min_rise/min_fall而不是max_rise/max_fall？
谢谢~

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