电路中钟控时钟，异步时钟很多，如何综合？

chenniao · 发表于 2012-2-10 12:07:04

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本人用的数字电路模块中包含N多的钟控时钟和异步时钟，这样的电路应该如何进行综合？我目前的方法是打平后整体综合的，很显然仿真后时序不对，不知道对于这样的电路该如何综合为好，有什么比较好的综合流程吗？
还有，内部的异步时钟大都是反相器环路自激产生的，该怎么处理好呢？头大了。。。

jun_dahai · 发表于 2012-2-10 13:59:25

不太明白你说的异步时钟具体是怎么样产生的
门控时钟，除了综合时设置门控检查之外，有时需要手动调整timing的，我碰到过综合工具没有按照预期综合门控电路，主要是门控的时钟信号的位置。你可以调用stdcell搭建门控电路，综合时dont_touch，很实用，就是移植性差

chenniao · 发表于 2012-2-10 14:39:58

回2L:
1、电路内部有N个使用了奇数个反相器首尾相连构成的时钟产生器。这些时钟频率都不一样。应该都属于异步时钟了吧。
2、这些时钟都是有大块的逻辑电路控制的，，这个如何搭建，规模太大了，手动能实现吗？

bukubuku · 发表于 2012-2-10 14:40:29

如果n个时钟各自的时钟域内都是同步逻辑的话，多定义些时钟，理清时钟关系，按同步电路综合就是了。
如果逻辑都不是同步的，一些时序就要靠设计本身保证了，最好自底向上综合，不要打乱层次，版图后仿时人工修修时序。

linuxluo · 发表于 2012-2-10 20:42:27

忽略时钟产生逻辑（这些在BE手工完成）,在综合阶段只能对同步电路优化
门控时钟可以约束近一些

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