请教一个跨时钟域的后仿问题

vlog · 发表于 2006-11-14 15:36:25

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asic后仿真时，由于有跨时钟域，于是仿真出现不定态，并传播下去（尽管这在实际电路中发生的概率很低），导致仿真难以继续进行下去。从而无法观察其他的timing问题。
面对这种情况，大家一般有什么好办法？

vlog · 发表于 2006-11-14 17:13:22

paper上说的这种方法，好象适合于对dc后的sdf进行时序仿真，如果是layout后的呢，怎么办？

vlog · 发表于 2006-11-15 08:02:27

明白了，多谢指点

yangyuf · 发表于 2006-11-15 11:52:34

还可以把仿真时的timing_check关掉，这样后仿就没有意义了。

最好修改.sdf文件，把那个dff的setup/hold全部改为0

newone · 发表于 2006-11-15 16:04:38

这是明显的cdc问题。关掉不报，没有任何意义。将来做成芯片一旦遇到这种status,电路就会无法正常工作。既然你的case，directed 的也好，random的也好，在 postsim中fail, 说明这种情况很易发生。否则你的case就不会使芯片进入这种状态。

这种错误一定要修。而且要从rtl code修起。属于设计错误。对cdc数字设计是有特殊处理的。

对于verification而言，一般是害怕case些得不全面，报露不了这些问题，而导致潜在的bug.现在你已经看到问题了，怎能忽略不报？

做postsim的目的就是要cover 这些timing exception问题，来弥补pt和formal verification 的不足。

上文所附的paper是正解。design的时候就要考虑这些问题并选用合适的microarchitecture.这些在rtl coding中都有所反应。

[ 本帖最后由 newone 于 2006-11-15 16:10 编辑 ]

vlog · 发表于 2006-11-16 08:02:01

对于cdc的问题，在rtl中有本地clk打了2拍，然后才使用。相信很多人也是这么做的。但是，后仿一定能仿出不定态。

kaize03 · 发表于 2006-11-20 15:36:27

最好分析一下被采样的数据宽度和采用时钟的宽度，根据不同的情况采用不同的同步器设计

muchs · 发表于 2006-11-21 21:53:55

如果作了可靠的同步化设计，就可以用命令关掉上述时序

lxqiang · 发表于 2006-11-28 13:45:36

djfkafdkfe

scutwdz · 发表于 2006-11-29 15:43:41

都是高手！！
我是个新手，还没用过DC，各位多多指教！！

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