请教一个跨时钟域的后仿问题

esufick · 发表于 2011-5-23 23:10:21

谢谢你啊

steven_1xbm · 发表于 2011-12-1 23:50:03

好东西!

sdustyj · 发表于 2011-12-2 13:57:59

学习记录一下，偶尔看到，没准过几天就会遇到这个问题

hua2011sz · 发表于 2011-12-5 23:03:34

学习了~

shxr · 发表于 2011-12-21 14:43:52

回复 8# vlog

对啊，然后就会仿出楼主提到的问题

shxr · 发表于 2011-12-21 15:33:02

很好的讨论帖，学习记录了

clovis · 发表于 2013-4-15 14:09:14

学习一下

arccosx · 发表于 2013-4-16 09:14:55

这个不错，做个标记

nature19900303 · 发表于 2014-2-15 20:16:27

回复 60# iyangyang517

请问，连ICC综合后仿出现这种问题都可以这么处理吗？

nature19900303 · 发表于 2014-2-15 20:20:55

回复 2# vlog

是啊，布局布线后的仿真也会出现这种情况。我想对于多bit的寄存器输出，如果clock skew相等时，出现这种情况当然可以忽略，但是实际中总是不可能达到相等的吧，如果一组数据都采在变化沿附近，那就算用了跨时钟域的同步，还是有可能出现数据错误啊。求高人指点。

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