两段代码为什么综合出来结果会相同？？？

subrant · 发表于 2011-9-28 22:30:40

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大家好，小弟今天比较了两段代码，本来觉得他们是不同的，可是发现综合出来后竟然是相同的结果，不知道原因，请大家赐教第一段代码如下：
module wohaha(q1,q2,dataout);
input q1,q2;
output dataout;

assign dataout=q1&q2;

endmodule

很容易看出综合出来就是与门。

第二段代码如下：
module wohaha2(q1,q2,dataout);
input q1,q2;
output dataout;

reg dataout;

always @(q1 or q2)
begin

dataout=q1&q2;
end

endmodule

这里，我一定要声明dataout是reg型的，否则就报错，但是综合出来却和第一段的代码的结果一样，而且是没有flipflop的，很奇怪，想问问大家为什么？

puyuwei · 发表于 2011-9-28 22:38:30

两段代码虽然表达方式不一样，但电路的逻辑关系是一样的，所以综合出来肯定是一样的！
always 内部被赋值的变量必须被定义为reg类型，但是并不代表reg类型就一定要综合出flip-flop。

鬼舞十七的蛇 · 发表于 2011-9-28 22:45:51

这不奇怪，本来就一个意思，写法不同而已。虽然是always块，但不是沿敏感，

digital_bird · 发表于 2011-9-28 23:32:32

组合逻辑
时序逻辑

buley · 发表于 2011-9-29 07:17:11

综合器会把你两种写法看成是同一个逻辑电路，再说你希望得到什么样的电路呢？

digimax · 发表于 2011-9-29 07:41:11

always中，除非sensitive list中与时钟有关，否则基本全总和为组合逻辑电路，但是语法上，always中赋值对象必须为reg变量

110500623 · 发表于 2011-9-29 08:15:39

楼主是看RTL电路一样吗？那占用的资源一样吗？

rice973 · 发表于 2011-9-29 10:30:20

没有clk，怎么能综合成ff呢。。。

servingapples · 发表于 2011-9-29 12:35:02

就是嘛，同意楼上的

subrant · 发表于 2011-9-29 15:50:13

回复 2# puyuwei
这个你说得对，我记得以前是看到过这样的说法，谢谢啦

[求助] 两段代码为什么综合出来结果会相同？？？

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