两段代码为什么综合出来结果会相同？？？

subrant · 发表于 2011-9-29 15:51:15

回复 8# rice973

你说的有道理哦，我也这么觉得，都没时钟怎么会有flipflop呢，糊涂了，哈哈

subrant · 发表于 2011-9-29 15:52:17

回复 6# digimax

我verilog还掌握不熟，你说的很对，谢谢啦

octcj111 · 发表于 2011-9-29 15:55:47

都是组合逻辑电路。。。

ngovanphuc · 发表于 2011-9-29 18:27:29

13572185776 · 发表于 2011-9-30 12:09:36

huizi0711 · 发表于 2011-9-30 16:37:01

很明显是一样的啊
两个都是组合逻辑描述
一定要记住，不是所有always都是时序电路
always也可以描述组合电路，但是即使是组合电路，always里面的变量也必须定义为reg

john3851 · 发表于 2011-9-30 16:47:12

我是不懂flip-flop，不过看这两段代码实现的逻辑一样的啊

VideoIC · 发表于 2011-9-30 23:34:19

肯定没有flipflop啦，都没有时钟信号，都是组合逻辑。换了个写法而已，一样的电路行为。

[求助] 两段代码为什么综合出来结果会相同？？？