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我在做时钟树的时候,icc里面报出如下log文件
Beginning Phase 1 Design Rule Fixing (m
ax_transition) (max_fanout) (max_capacitance)
------------------------------------
ELAPSED WORST NEG TOTAL NEG DESIGN MIN DELAY
TIME AREA SLACK SLACK RULE COST ENDPOINT COST
--------- --------- --------- --------- --------- ------------------------- ---------
0:00:19 21571.3 3.91 39.1 210.7 0.00
0:00:31 22160.9 3.91 39.1 206.8 top/sub1/sub2/..._reg[12]/D -11384.68
0:00:45 23202.2 3.91 39.1 206.8 top/sub1/sub2/..._reg[13]/D -10736.12
后面的负值减小的过程中,芯片的利用率已经到100%了,fail.
请问是什么原因,后面的min delay cost是说的hold violation吗?
为什么会有这么大的负值?约束不合理,还是?
先行谢过各位了! |
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