overlap clock如何做ＣＴＳ

henry_wangjj · 发表于 2011-8-23 15:05:02

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请教大家一个问题,假设芯片主时钟来源有两个clk1,clk2,经过一个ＭＵＸ,ＭＵＸ选通端为Ｓ,输出端为Ｙ,clk1和clk2只是来源不同,用处完全相同,
内部的generated clock的source也全都设在了ＭＵＸ的Ｙ端,在综合的时候是将clk1,clk2看成两种不同的模式,通过设置set_case_analysis 0/1 S
来进行综合(先用clk１综合,再clk２增量编译),到ＣＴＳ的时候,已经将Ｓ端的case_analysis remove了,为什么所有的generated　clock的source
全是clk2?clk１,clk２的sink个数相差非常大,请问该如何正确设置(综合时及CTS时)?

陈涛 · 发表于 2011-8-23 16:13:51

分成3段做CTS,
clk1到MUX
clk2到MUX
MUX输出到所有FF

henry_wangjj · 发表于 2011-8-24 10:22:46

回复 2# 陈涛

谢谢版主,具体意思是:
１,set_case_analysis 1 S ,做clk１的ＣＴＳ
２,set_case_analysis 0 S, 做clk２的ＣＴＳ
３,再 create_clock clk_master [get_pins MUX/S] 做S端上clk的ＣＴＳ?
是按这三步来做吗?

tiogil · 发表于 2011-8-24 10:55:58

我的理解是：先对mux之后的tree做快速时钟的平衡，

再做mux之前的平衡

jiazhuliang · 发表于 2011-8-24 11:29:12

有必要吗，选最快的时钟周期为做时钟数的约束，慢的自然就满足了。

henry_wangjj · 发表于 2011-8-24 11:48:05

回复 4# tiogil

ＭＵＸ之前的平衡是什么意思?

陈涛 · 发表于 2011-8-24 11:58:35

把MUX的I0，I1都定义为leaf pin。定义3个clock，root分别是clk1，clk2和MUX的输出，把clk1和clk2放在一个clock group中。跑一次CTS就搞定了

henry_wangjj · 发表于 2011-8-24 12:19:20

回复 7# 陈涛

具体来说这样吗?
remove_case_analysis [get_pins mux/S]

create_clock clk1 [get_pins mux/In1]
create_clock clk2 [get_pins mux/In0]
create_clock clk3 [get_pins mux/Y]

create_generated_clock ONLY from source mux/Y?

options
CTS
?

tianxiong_14 · 发表于 2011-8-24 13:05:02

本帖最后由 tianxiong_14 于 2011-8-24 13:09 编辑

回复 8# henry_wangjj

mux之前的clk1 clk2做个group ,mux之后的generate clock当成第三个root就成了，，，看你选的 get pins有点问题，，，clk1 clk2也要从root开始，pll或者port，， i1,i2应该是clk1 clk2的终点了，也就是保护pin了，，，用做从port到这点的tree.也许我没理解你的意思，你自己看看，，，三个clock的设置应该一样就可以了，，，就是多了了group （clk1 clk2），，，，如果必要把generate clock的tree设成保护pin或者macro，clk1 和clk2就不会穿过了。。

henry_wangjj · 发表于 2011-8-24 14:34:07

回复 9# tianxiong_14

Ｇot　it, thanks.

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