verilog中for语句和generate for语句的区别？

gamefan567

直接使用for循环，与使用generate for循环，有什么区别呢？如果我想给一个一维数组赋值，如wire [7:0] a[0:255]，那么用那种方法？
1.用for
integer i;
for (i=0; i<256; i=i+1)
   assign a[i] = 100;

2.用generate for
genvar i;
generate for (i=0; i<256; i=i+1) : ssssss
   assign a[i] = 100;
endgenerate


以上两种哪个是合理的？

诠释幸福

erilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。

天霸动霸tua

单纯的for循环语句不可综合，而generate中的for语句是可综合的

zzj0329

天霸动霸tua 发表于 2020-7-9 15:28
单纯的for循环语句不可综合，而generate中的for语句是可综合的

sure?我试过单纯的for是可以综合的，除非你的for主体部分写的就是不可综合的语句。
打开综合后的电路，原本只有一行代码会综合出一个很复杂的逻辑电路出来的。
楼主位的for() assign a = i  其实编译工具可以帮你展开成n行的，每行都是可综合的。