检测信号（非clk）上跳沿的问题，高手帮帮小弟吧！

zpc987

大家都知道，检测clk的上跳沿很简单，就是posedge，但是检测其他信号的话不能这么写。
在这里，我检测的信号是Hsync，Hsync是input信号，我是这样写的：

always @ (posedge clk or negedge rst)begin
  if (rst) begin
     Hsync_reg1<=0;
end
  else begin
      Hsync_reg1<=Hsync;
  end
end
assign H_cout_s =Hsync&(~Hsync_reg1);

如果检测到H_cout_s为1，那么就说明Hsync有个上跳沿。

但是使用modelsim仿真，Hsync_reg1，Hsync两个信号居然同时跳转，也就是说这两个信号是一样的，我觉得Hsync_reg1要比Hsync晚一个时钟才对，请高手指教。

网上一些检测上跳沿的程序用了2个寄存器，我觉得这样是多余的。

zhangmanxin

灌水 啊啊

马蹄山总统套房

复位信号的级性？

lwwlww

代码写的有问题，
always @ (posedge clk or negedge rst)begin
这里用的是异步复位，低电平有效，
  if (rst) begin
     Hsync_reg1<=0;
end
但是这里却是高电平有效。

应该是：
always @ (posedge clk or negedge rst)begin
  if (！rst) begin
     Hsync_reg1<=0;
end
else
  ....
end

zpc987

回复 4# lwwlww


    和复位信号没有什么关系吧，我试了一下，还是一样的~~~哎，我只是想知道：
      我明明在clk下面把Hsync给了Hsync_reg1,Hsync_reg1应该比Hsync晚一个时钟才对？？？
      而我仿真的结果是他们的波形完全一样。


还是谢谢您的回复！！！

zhaichunhua168

回复 5# zpc987


    这个延迟还是对着Clk看吧，是不是没有放大，给人错觉是没有延迟

jackiexiuyi

可以帮你的仿真代码和波形截图贴出来看看，应该会延迟一个周期的啊

zsan566

你用的是功能仿真吧？而且Hsync信号的上跳沿刚好和时钟的上跳沿差不多？你可以将Hsync信号的上跳沿放到离时钟上跳沿远一点的位置试一试！

falloutmx

有可能是这种情况：你做的应该是前仿，正好Hsync在clk上升沿到来的时候起来了，所以看起来Hsync和Hsync_reg是一致的。
你把Hsync的上升沿放在别的地方，比如说clk的下降沿附近，就能看出来了

leverxin

有可能是这种情况：你做的应该是前仿，正好Hsync在clk上升沿到来的时候起来了，所以看起来Hsync和Hsync_reg ...
falloutmx 发表于 2010-11-8 09:18

                               
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   对啊，很有可能是前仿时候，如果你的信号时testbench给出的，有可能信号比clk早一个delta跳变，所以clk上跳时候信号已经变了，结果reg之后结果只比输入信号晚2个delta，这个反映在波形图里就是同时变化。解决方法：输入信号不要在时钟沿变化。或者testbench中信号经过clk同步之后输入