检测信号（非clk）上跳沿的问题，高手帮帮小弟吧！

zhyeah · 发表于 2011-7-21 09:00:09

Hsync_reg1<=Hsync;
这句修改成Hsync_reg1<=　#1　Hsync;
再试试吧
RTL仿真是理想的，没有门延迟。门仿与后仿真就不会存在这样的问题了。

crazyraul008 · 发表于 2011-7-21 11:08:18

输入的Hsync激励，正好在clk的上升沿，所以才会造成两个信号同时上升，提前半个clk就能看出来了

zxg329 · 发表于 2011-7-21 18:10:32

呵呵！看看先

gyl1125 · 发表于 2011-7-21 23:34:24

哈哈，曾经开始，我也遇到了这样的问题，这个主要是在仿真中，虽然你的输入信号Hsync和clk一起跳变的，但是仿真器会认为Hsync提前clk一点到达，所以Hsync_reg1输出地时候，是和Hsync一起的，仿真器功能仿真没有所谓的建立和保持时间。但是如果是模块内部的中间信号，则不会出现这种情况。

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