检测信号（非clk）上跳沿的问题，高手帮帮小弟吧！

wangbo19852008

这主要是modelsim功能仿真的问题，你的做法是没有问题的，你用QuartusII自带的那个直接仿真，肯定没问题，哈

fly_haopp

Hsync也是同一个时钟域的吗？是不是Hsync对clk而言是个异步信号？

fly_haopp

如果不是同一个时钟域，那么当Hsync的变化非常接近clk的上升沿的时候，你在波形上就会看到2个信号一起变化了。这种情况下，把波形发大也许可以看到延迟。
最好把你Hsync的driver那一部分的code也贴出来

rencj1979

恩，看看！

meijingguoyu

同意12#， 17#， 23#， 你的Hsync不是clk驱动的，也就是说是异步的，或者是一个input pin，就会有这种问题，可以多加一级ff来解决～～～

achillowy

这个检测应该做2个delay才行吧
http://www.cnblogs.com/ifys/archive/2010/11/02/edge.html
这有个vhdl的。

windl32

学习了，谢谢

lvlv2011

囧……这个……你代码有问题，
Hsync_reg1<=Hsync；这条语句虽然说时非阻塞赋值，但是在一个alway中就完成赋值了，所以当执行assign H_cout_s =Hsync&(~Hsync_reg1)的时候，Hsync_reg1和Hsync是相同的值，这也就是为什么你在仿真中会发现这两个信号是一样的原因了。
用两个寄存器才是王道……

always @ (posedge clk or negedge rst)begin
  if (rst) begin
     Hsync_reg1<=0;
end
  else begin
      Hsync_reg1<=Hsync;
      Hsync_reg2<=Hsync_reg1;
  end
end
assign H_cout_s =Hsync_reg1&(~Hsync_reg2);

Hsync_reg1存的是此刻Hsync的值，Hsync_reg2存的是上一刻Hsync的值，如果H_cout_s=1说明是上跳沿。

xiaocanmeng

回复 29# lvlv2011


    不要误导别人。如果是同步信号，一个寄存器就够了。

wxx116zh

最好还是把波形放大看，对着clk的上升沿看一下。