检测信号（非clk）上跳沿的问题，高手帮帮小弟吧！

levin.lg · 发表于 2010-11-8 23:37:00

这样做有问题，除非你的输入信号是clk驱动的。

建议多加一级寄存器，这样可以比较好的实现

txj1985 · 发表于 2010-11-9 08:49:58

大家都知道，检测clk的上跳沿很简单，就是posedge，但是检测其他信号的话不能这么写。
在这里，我检测的信 ...
zpc987 发表于 2010-11-6 13:40

登录/注册后可看大图

   楼主不要不经思考就说什么用两个寄存器检测上升或者下降沿是无用，浪费的；如果你真认真去查了就应该知道这样做是为了防止亚稳态的一种办法

zhanghi · 发表于 2010-11-9 10:54:35

回复 8# zsan566

正解啊

ic_qiand · 发表于 2010-11-9 11:05:31

另外，别写完了就丢到仿真器里面去仿。

自己先琢磨一下，你写的每一句，每一段实现什么功能，最好能自己画出来！把中间变量拎出来出来看。

你说说的一起跳变，原因，很简单，你自己加的激励在仔细查一下，Hsync 这个信号的变化时间一定是和clk上沿很近了。

鬼舞十七的蛇 · 发表于 2010-11-9 12:46:07

功能模拟不会出现你说的问题，带延时的话到可能是穿透。肯定是你看错了

鬼舞十七的蛇 · 发表于 2010-11-9 12:49:30

而且你又没说Hsync是不是clk域的，要是异步的，没对太准，你看花了也有可能。

鬼舞十七的蛇 · 发表于 2010-11-9 12:58:56

现在你的问题跟检测不检测上沿完全没关系，完全就是你怀疑时序非阻塞赋值都出问题了，Hsync_reg1<=Hsync
要不你就是看成H_cout_s 和Hsync了，这倒是部分正确的，会一起升，不一定一起降

jery_cn · 发表于 2010-11-9 14:30:20

同步问题

littlebag · 发表于 2010-11-9 15:37:27

让Hsync信号在远离时钟上升沿的位置变高，这样才能有效果

anplayboy · 发表于 2010-11-9 17:45:03

最好用2次时钟延迟信号,

Q1 <= Hsync ;
Q2 <= Q1;

然后再进程外对Q1和Q2取组合逻辑

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