PLL学习历程—敬请高手指点

mustangyhz

我把电容改成35p锁定时间更小了【这是你的最初目的吗？ipmsn5 】，最终相位差似乎也变小了，只有2ns，这个由什么决定的啊？

qerqing

希望楼主能够坚持

ipmsn5

我给你一组数据，
比较频率10Mhz
C1=400pf
C2=25ps
R=15K
I=0.05mA
Kv=210Mhz/V

你从新跑一下试试。

ipmsn5

除法器200， reference clock 10MHz.

mustangyhz

回复 55# ipmsn5


    非常感谢你的关注，如此一来最后输出2G，我设初始频率1.9G,得到以下两图




锁定时间过程是少些振荡，也似乎快些，但是最后还是有2到3各ns的相位差：（

mustangyhz

我现在想解决的三个问题：
1、用晶体管级电路替换verilog模块时调用PDK里器件出现elaborate错误
http://bbs.eetop.cn/thread-276227-1-1.html
2、上面提到的频率锁定后相位差的问题
3、能否有谁提供一个类似于【Phase-locked loop (dg-vamsA-4, dg-vamsA-10)】（网址如下）的fractional-N PLL 的verilog代码。
http://www.designers-guide.org/VerilogAMS/
谢谢！

mustangyhz

回复 58# mustangyhz


   罗嗦一点，再问一个问题：）
4、我一直做的仿真是用的IUS8.2,一直有上面问题1的存在，所以我想用下我们实验室服务器装的正版软件，但是它那里装的不是IUS,而是RC91，也试了下没有成功，不知道怎么配置，我甚至不知道能否在没有IUS和LDV得情况下用AMS数模联仿。还请高手指教。谢谢！给我们实验室装软件的美女只知道装，她说她只会数字部分。装完了也没有试就跑了：）

ipmsn5

3ns 相位差因该是电路的非理想效应造成的，所以行为级仿真就不要管他了。

PM 是phasemargin的意思。 这个跟放大器的phase margin一个意思，

另外，你们这实验室里弄得，你还在学校么？

mustangyhz

回复 60# ipmsn5



   

是啊，还在学校，这几天看sigma-delta fractional-N PLL,看得我有点糊涂了。我主要看的是【galton】delta-sigma fractional-N phase-locked loops这篇文章。

简单的小数分频可以用固定比例的0、1序列移位控制分频比，也可以用累加溢出单元中的溢出位控制分频比，结果是一样的。，但是这样将由于溢出的周期性产生杂散

文章中说SDM的作用是

y[n]=x[n-2]+e[n]-2e[n-1]+e[n-2]

x[n]为二阶SDM的输入，是一个分数【相对来说】加上一个伪随机序列【不加随机序列后面的SDM量化也会导致周期性产生杂散】。SDM其实也是一个粗略量化的过程，它引入的量化噪声【白噪声】被高通滤波了【e[n]-2e[n-1]+e[n-2]】。SDM的量化其实就是个比较过程，量化的结果是寄存器中的高4位输出，这四位输出，9种状态控制分频比从(N-4)到（N+4）变化。最终平均实现小数分频。

我的这个理解对吗？谁能说得详尽正确些？

swjtuli

想来，我的课题不就是自己看文章学的嘛，多做几次就什么都会了，呵呵