两个时钟驱动

kebon22 · 发表于 2010-5-16 20:54:39

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本帖最后由 kebon22 于 2010-6-18 19:42 编辑

今天编写一个代码，功能：clk1下降沿将f1的值赋给输出，clk２下降沿将f２的值赋给输出。

两个时钟驱动的综合出错。
不知道怎么解决了，忘高手指点一下。

houjibin · 发表于 2010-5-16 21:36:20

还没见过2个时钟驱动的电路

amin2008 · 发表于 2010-5-16 22:30:47

可以用快速时钟采样，判断慢速时钟的下降沿，然后赋值输出

心之光华 · 发表于 2010-5-17 08:59:07

不会吧这样看你FPGA上是否有两个时钟哈它报的是什么错误

cgf060219 · 发表于 2010-5-17 09:09:21

看看呢，复制上来看看

wycawyc · 发表于 2010-5-17 09:14:40

那如果clk1和clk2的下降沿同时到达。输出取哪个？这样设计不大对吧？还是你的时钟有特别的限制？

qlengyu · 发表于 2010-5-17 16:24:10

那如果clk1和clk2的下降沿同时到达。输出取哪个？这样设计不大对吧？还是你的时钟有特别的限制？
wycawyc 发表于 2010-5-17 09:14

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顶一个

xiaocanmeng · 发表于 2010-5-17 23:53:49

你这是什么设计？

wuzhanmin · 发表于 2010-5-18 10:03:36

把完整的设计发上来大家参考参考

well_fish · 发表于 2010-5-19 16:19:39

想让一个寄存器让两个clk同时驱动？

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