在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: maxidy

VerilogHDL及其Testbench编写方法

[复制链接]
发表于 2009-10-2 01:07:43 | 显示全部楼层
基礎的工具,下來 看看.
发表于 2009-10-2 08:40:31 | 显示全部楼层
感謝大大無私的分享
发表于 2009-10-2 22:41:16 | 显示全部楼层
thank you very much
发表于 2009-10-3 23:00:34 | 显示全部楼层
kankan
发表于 2009-10-3 23:04:23 | 显示全部楼层
xuexi zhong
发表于 2009-10-10 08:44:27 | 显示全部楼层
还可以,支持LZ
发表于 2009-10-10 20:10:51 | 显示全部楼层
3Q!!!!
发表于 2009-10-12 19:17:52 | 显示全部楼层
还不错哟
发表于 2009-10-12 20:02:00 | 显示全部楼层
谢谢分享
发表于 2009-10-12 23:35:39 | 显示全部楼层
1# maxidy
写进FPGA里时,Reg是有真实的DFF存储器件对应的,不是虚拟存储器件。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-18 09:41 , Processed in 0.027732 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表