设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 基于verilog的FIR数字滤波器设计

1 2 345 6 7 8 9 10 ... 11 / 11 页下一页

发新帖

楼主: kedacai

基于verilog的FIR数字滤波器设计

发表于 2010-7-23 12:15:12 | 显示全部楼层

xiexielouzhulw!

回复支持反对

发表于 2011-1-17 10:02:04 | 显示全部楼层

thanks

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2011-1-17 11:22:11 | 显示全部楼层

Thanks for sharing

回复支持反对

发表于 2011-2-20 10:21:01 | 显示全部楼层

thanks

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2011-2-22 15:03:58 | 显示全部楼层

多谢分享

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2011-2-24 20:48:09 | 显示全部楼层

回复 1# kedacai

aaaaaaaaaaaaaaaa

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2011-10-24 23:19:05 | 显示全部楼层

DINGDING

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2011-11-28 12:22:52 | 显示全部楼层

thanks!~

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2012-6-7 17:05:49 | 显示全部楼层

很不错的东西

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2012-6-12 11:19:29 | 显示全部楼层

正好想學習這方面的知識，謝謝大大的分享。

回复支持反对

1 2 345 6 7 8 9 10 ... 11 / 11 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-25 14:02 , Processed in 0.023164 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表