请教该表达式的verilog实现（已解决）

atlandis · 发表于 2012-4-24 23:09:36

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本帖最后由 atlandis 于 2012-4-25 17:28 编辑

请教signal2
= ceiling (signal1 * 25.5) 的verilog实现
希望大家不吝赐教。

ceiling指向上取整，比如24.2，取整为25
根据下面同学的指导，问题已解决，谢谢啦，哈, 稍作修改，

1 位或代替位与
2 >>优先级最低，加括号

tmp = signal1 * 102;
signal2 = (tmp>>2) + |tmp[1:0]

atlandis · 发表于 2012-4-25 09:49:10

回复 2# zongkai2003

tmp = signal1 * 102;
signal2 = tmp>>2 + &tmp[1:0]

好厉害，哈，但是我觉得是不是把&改成|呢？

atlandis · 发表于 2012-4-25 09:56:46

回复 4# 阿社君

牛人暂时不在，你还是先起来吧。哈，你觉不觉得应该是位或|而不是位与&

atlandis · 发表于 2012-4-25 12:08:26

回复 2# zongkai2003

tmp = signal1 * 102;
signal2 = tmp>>2 + &tmp[1:0]

请问我在verilog里面写一行乘法代码16bit*16bit ，要几个周期才能得到结果呢？

atlandis · 发表于 2012-4-25 14:56:39

回复 9# yuhenmang

按位取&，我个人觉得是位或|

atlandis · 发表于 2012-4-25 22:55:25

回复 11# wyqkiss

楼上面给的那些个人感觉不好
先把所有的数据用浮点表示
然后做运算
这样可读性和后期可维护性都比较好
我不是很理解，哈，可以解释一下么？

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