verilog case语句遇到的问题

lygwzy89 · 发表于 2016-7-8 15:55:56

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报错图

这个case语句哪里有问题？生成条件必须是常量表达式？什么意思？是用来判断的那个条件用的有问题吗？谢谢！

大暑 · 发表于 2016-7-8 16:22:33

平时用的判断条件都是寄存器型的变量

南宫恨 · 发表于 2016-7-8 16:24:25

你要是分不同情况去例化模块，要用case generate 语句，并且case里面不能是变量，必须是常量参数
看你的代码，其实你可以直接把这四个模块都例化在那里，然后根据pipelining_no信号去做个mux，选择这四个模块其中一个输出给output就好

fascinate_lyd98 · 发表于 2016-7-8 16:25:36

楼上说的对，

lygwzy89 · 发表于 2016-7-8 16:43:10

回复 3# 南宫恨

谢谢，我知道问题在哪了。可是关于case语句还有个问题，如果case后面必须是常量参数，那怎么用case实现根据不同情况选择不同操作？常量参数不是=确定情况吗？

南宫恨 · 发表于 2016-7-8 18:02:38

回复 5# lygwzy89

你可以根据需要在不同的地方例化的时候，传递不同的参数，比如例化两个a模块，第一个传递参数01，第二个传递10，这样会自动生成不动的

南宫恨 · 发表于 2016-7-8 18:04:40

回复 5# lygwzy89

看你目前这一小段代码，你直接把四个都例化了
然后输出做个mux
output_signal = pipileline_no == 0 ? a_out :
pipileline_no == 1 ? b_out... 就好了

lygwzy89 · 发表于 2016-7-8 22:08:39

回复 7# 南宫恨
好的，谢谢了！

iidestiny · 发表于 2016-7-11 14:15:11

怎么楼主的代码看下来是在递归啊。。。

lygwzy89 · 发表于 2016-7-12 08:40:08

回复 9# iidestiny
是，不过现在不用了

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