分析的不错
sxb841018 发表于 2017-1-12 13:49
gate couple Nmos 有一个很大问题
,如果
vcc 使用
一般rc, RC时间要选对
, 才会打
esd时那瞬间去打开mos,
不过
因为高压MOS 来说有些人认为高压nmos较差 , 所以会改使用高压pmos来打开
.
另外
ggnmos一般来说 , 还有一种是 (a) 使用p-n-p-n 的scr trigger 方式ESD NMOS cell 另类(b) 就是一般
nmos ,
但是
snapback电压
和
holding电压
, 有些设计esd发生时会 ESD 在
vcc去
latch一个电压产生耗电
.
for example FLYBACKPWM的chip 就不该在vcc上使用会
LATCH 现象的esd cell
Ggnmos 其nmos的
gate端以前还有对地加几k 电阻, 某些esdpaper 说会改善esd 比单纯
gate 接gnd好
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