在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3488|回复: 2

[求助] DFT中不小心把SCAN_EN接到LATCH的D和G上

[复制链接]
发表于 2014-9-11 10:28:33 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
如图,DFT设计时,不小心造成了图中的结构,SCAN_EN同时接到了LATCH的D端和G端,实际上G端的路径要长一些,但是根据TMAX计算的pattern来看,好像它认为D端路径要长一些,导致后仿真总是在这点出错。求助诸位大神,怎么能够让TMAX认为G端路径要长?十分感谢! 绘图1.jpg
发表于 2014-9-27 21:47:36 | 显示全部楼层
eco改电路啊, 不明白为什么要继续分析下去
发表于 2019-1-3 15:38:01 | 显示全部楼层
回复 1# cmgit
Q pin 在DFT mode下 gating off處理
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 22:02 , Processed in 0.017662 second(s), 11 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表