Nmos的D端接电源，和周围的pmos易触发latch up吗?

yahert · 发表于 2015-4-13 10:25:29

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本帖最后由 yahert 于 2015-4-13 12:00 编辑

如题，如果易触发怎么处理？多谢各位大神发言！

tuohong · 发表于 2015-4-13 13:26:42

一般不会比普通常见的结构，例如一个反相器，更容易触发latch up。
你这个结构，也要适当担心一下ESD。

vale_lhp · 发表于 2015-4-13 15:29:05

回复 1# yahert

latchup还好吧，这种更应该担心nmos的D端被vdd击穿。如果这种nmos很多，大可不必管他，但如果不太多，还是建议在nmos的D端加个diff res。就是gate和contact距离加到5um左右，记得加上sab层。

terry8876 · 发表于 2015-4-13 16:21:56

如果担心，就把间距拉大一点点，多加点衬底接触。

Rucas · 发表于 2015-4-14 11:19:34

CSMS的工艺文档中确实有说到过这类情况容易出现ESD问题。具体是哪个文档忘了。

miaoyue1999 · 发表于 2015-4-14 14:06:37

ESD是能量的问题，LU是PNPN结构，你画出剖面图分析下，注意P,N的电压是多少就可以分析出来了

yahert · 发表于 2015-4-15 11:19:13

回复 3# vale_lhp

谢谢！

yahert · 发表于 2015-4-15 11:29:11

回复 2# tuohong

谢谢！

yahert · 发表于 2015-4-15 11:58:29

回复 5# Rucas

可否，找到相关的资料共享下，多谢！

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