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本帖最后由 banzhiyan1993 于 2016-8-12 15:33 编辑
主要是SAR逻辑结构及其改进结构,包括传统的两排触发器结构,单排触发器结构,减小延时的结构,以及window_gen+latch结构,主要都是从逻辑延时和逻辑复杂度上进行改进,因为逻辑延时的大小影响了SAR ADC中的DAC阵列的settling时间的大小。
1、ELECTRONICS LETTERS_1996_Non-redundant successive approximation register for AD converters
2、Journal of Semiconductors_2013_A 1-V 10-bit 80 MSs 1.6-mW SAR ADC in 65-nm GP CMOS
3、Journal of Semiconductors_2014_A single-channel 10-bit 160 MSs SAR ADC in 65 nm CMOS
4、Journal of Semiconductors_2014_An 11-bit 22-MSs 0.6mW SAR ADC with parasitic capacitance compensation
5、JSSC_1989_High-speed CMOS Circuit Technique
6、JSSC_2015_A 0.003mm2 10b 240 MSs 0.7mW SAR ADC in 28nm CMOS Witth Digital Error Correction and Correlated-Reversed Switching
7、VLSI_2011_A 1-V, 8b, 40MSs 113uW charge-recycling SAR ADC with a 14uW asynchronous controller
8、复旦_2013_超高频射频识别读写器中逐次逼近型模数转换器的研究与设计
9、清华_李福乐_SAR ADC的设计
10、清华学报_2008_两种新型低时钟摆幅TSPC触发器
11、西电_2008_甚低功耗SARADC的结构设计与控制技术
SAR逻辑及其改进结构.part1.rar
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SAR逻辑及其改进结构.part2.rar
(10 MB, 下载次数: 1359 )
SAR逻辑及其改进结构.part3.rar
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