一个SAR的ADC中比较器的失调消除电容问题

vergilpjl · 发表于 2016-10-19 15:42:00

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最近在做一个12bit的SAR结构的ADC，其中高速比较器采用的是4级运放加一级latch的结构，四级运放中间每级都有用于失调校准的电容，每级有单独的共模电压偏置。现在没法确定这些电容的值。从目前仿真的情况来看，电容会影响后级运放的输入。不知道这中间有什么诀窍没有。
希望各位大神不吝赐教，谢谢。

小菜鸟ic · 发表于 2016-10-22 17:44:24

你搜一下IOS和OOS相关的论文，研究下就懂啦

斩空之星 · 发表于 2016-10-22 19:44:40

回复 2# 小菜鸟ic

可以推荐两篇么，谢谢

hezb · 发表于 2016-10-23 16:17:28

thanks

hurongguang · 发表于 2016-11-7 18:27:13

1.运放输入端寄生电容和失调校准电容一起会分压。
2. 失调校准电容>>寄生电容（10倍以上），否则多个分数相乘会极大的减小输出值。
如果分压比值0.5，那么四级之后，会降为理想值的0.0625倍。

ralphtwtw · 发表于 2017-12-4 21:37:00

一个SAR的ADC中比较器的失调消除电容问题

edwardk · 发表于 2018-12-2 13:29:41

学习中。。。。。

liuyi1010101010 · 发表于 2019-8-15 11:53:34

666

Bayamx · 发表于 2020-10-10 10:58:50

hurongguang 发表于 2016-11-7 18:27
1.运放输入端寄生电容和失调校准电容一起会分压。
2. 失调校准电容>>寄生电容（10倍以上），否则多个分数相 ...

有论文吗？

andy2000a · 发表于 2020-11-17 15:42:24

hurongguang 发表于 2016-11-7 18:27
1.运放输入端寄生电容和失调校准电容一起会分压。
2. 失调校准电容>>寄生电容（10倍以上），否则多个分数相 ...

C1 C2 ~ Cn 电容除 noise外, 考虑点为合 , 可设计到多小??

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