关于latch的综合

无乐不作 · 发表于 2014-6-4 15:06:30

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各位高手，我遇到了一个关于latch综合的问题

设计如下

DFF产生信号给LATCH

寄存器输出信号是latch的data信号和使能信号，
请问，由于latch的存在，综合的时候需要什么特殊的约束吗？
尤其是create_clock和t_max_time_borrow等等？

无乐不作 · 发表于 2014-6-4 15:39:00

求高手们指教啊

朱立平 · 发表于 2014-6-4 20:53:43

本帖最后由朱立平于 2014-6-4 20:55 编辑

回复 2# 无乐不作

盡量用edge trigger的flip-flop, latch timing很難搞雖然面積省 APR 長clock tree時 APR timing closure時就會搞翻天了

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