后端基本概念讨论专用贴

damonzhao

回复 240# 无乐不作


1.我是这样做IO PAD 的，在综合好的netlist中手动实例化一些PAD给port，其中有些PAD的是能信号为1/0固定的，那么我该怎么处理呢，直接这样写.enable（1‘b1）；吗？这样的话这个enable信号连接到那里去了呢？是到power/ground ring吗？我见过有些P/G PAD分为core_VDD、core_VSS、IO_VDD、IO_VSS,有可能那些enable信号连接到IO_VDD、IO_VSS吗？

p/g的ESD有三种，一种是给内部供电的，一种是给ESD供电的，还有一种是既给ESD也给内部供电的。一般数字的都是1.2v，所以只要前两种就够了。所以存在core_VDD和IO_VDD. 至于使能端，你综合的时候这么处理是没问题的。最后记得在PR工具中检查看接到什么地方去了。

    2.把上面修改过的netlist送人encounter做PR，在STA的时候遇到了问题，错误时没有定义CLOCK，我把SDC文件里的create_clock的source改成CLK_PAD的输入，貌似问题解决了（CTS可以做了），但是clock tree非常小，还是不正确，请教版主，怎么修改SDC文件，这里面应该注意哪些细节？


encounter的CTS需要自己修改ctstch文件，指定rootpin的，和sdc关系不大。另外，clock tree非常小，你要先确认下综合出来的网表是否有问题；或者按照tree的结构去做ctstch

    3.floorplan的时候用到的DEF文件从何而来，我从来没用过，但是一些教程说可以用这个文件来做FP？DEF从何而来？


DEF是通用数据格式，也就是encounter,ICC或其他想知道物理数据信息的相关工具都可以读取。如果你从头新作floorplan，那就无从谈起读取DEF文件了。
如果你有提前做好的floorplan数据，那就可以直接读取了，不用重新设计了。

mayiyangyang

TLU  model 是什么？ITF  to  TLU+又是什么意思？谢谢

白兰地

请问一下大家
DC是不是综合之前就需要约束文件，这个约束文件是自己写的吗，还是前端给的？那他和之后提供给PR的有没有一样？还有PR的所用的金属层数是不是在DC的时候就要决定了？用DC进行综合的时候需要注意些什么吗？

herrzhou

回复 31# damonzhao

“The site is the minimum unit of placement. It represents a slot where a cell can be placed
   Rows are locations where the placement tool will place cells, rows can be core rows or IO rows. Rows are a multiple of the site definition in the LEF file.

”
    求这句话的出处

damonzhao

回复 246# herrzhou


   

xiaoyu608

zero-interconnect timing   ZIC检查的意思是什么。。。thx

sjtusonic

回复 248# xiaoyu608

不计互连延迟，用来为设计估算一个频率的上限，在PD时，用以指导优化方向。

白兰地

请问一个基本概念：ICC中的ICG是什么意思？

wjchuan

回复 250# 白兰地


   应该是 Integrated Clock Gate吧，http://bbs.eetop.cn/viewthread.php?tid=317104&highlight=ICG

sjtusonic

回复 250# 白兰地


   integrated clock gate集成门控时钟单元