后端基本概念讨论专用贴

matafeiye · 发表于 2013-1-21 23:14:12

请问如何使用pt报出设计中的关键路径?
matafeiye 发表于 2013-1-20 16:27

登录/注册后可看大图

详细看了一下man，report_timing -true。。。

snoopygaoq · 发表于 2013-1-24 09:31:29

问下，tie cell一般在哪个步骤加，具体为什么要加tie cell，而不直接连接电源或者地线呢？

damonzhao · 发表于 2013-1-29 17:14:36

回复 154# snoopygaoq

The outputs of the TIEHI and TIELO cells are driven through diffusion to provide isolation from the power and ground rails for better ESD protection.

kidkun · 发表于 2013-1-30 11:48:23

本帖最后由 kidkun 于 2013-1-30 11:49 编辑

问个dc问题，小弟我对dc 时钟约束那set_clock_latency不是很理解。
我们用set_clock_latency来建模network latency，这个latency和set_ideal_network感觉是冲突的，ideal network不是表示时钟网络上没有延时吗？这个冲突DC怎么解决呢？
其次，在DC里面set_clock_latency对ICC的时钟树综合有影响吗？比如我在DC设置了network latency为0.5ns，ICC会在cts的时候把时钟树的clock latency调成0.5ns吗？（因为在ICC要import DC的sdc文件）

pandafeeder · 发表于 2013-2-1 11:26:54

回复 156# kidkun

set_clock_latency定义的是时钟源的延迟set_ideal_network定义的是时钟根节点到各个寄存器clk端的net为理想net，也就是clock skew为0
两个东西代表的内容不一样，不存在冲突一说

wenjg76 · 发表于 2013-2-19 12:43:22

本帖最后由 wenjg76 于 2013-2-19 15:01 编辑

write_sdf 和 delayCal -sdf 在功能和用法上有何区别

xiaolongnv1013 · 发表于 2013-2-21 21:12:32

确实不错！

pandafeeder · 发表于 2013-2-26 17:27:06

wire_load_mode 中 top 和 enclosure 分别代表什么意义呢？

pandafeeder · 发表于 2013-2-26 17:29:08

DC脚本里 analyze -format verilog $active_design.v
leaborate $active_design
这里的elaborate作用是什么呢？

pandafeeder · 发表于 2013-2-26 17:31:20

DC脚本里  analyze -format verilog $active_design.v
            leaborate $active_design

            current_design $active_design
            link
            uniquify
这里的uniquify作用是什么呢？

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