该学哪门语言？SystemVerilog VS SystemC

tzhaody12 · 发表于 2011-11-28 22:08:10

看来以后还是多学system verilog
UVM是什么？

albe2t · 发表于 2011-12-3 11:11:21

回复 11# tzhaody12

同问，UVM是什么？

chinesebibi · 发表于 2011-12-3 16:28:37

sv吧，使用面广，搞不好以后还用这设计呢，呵呵

health · 发表于 2011-12-3 20:52:54

都不了解，看看。

xiaolizhi · 发表于 2011-12-12 22:33:23

VHDL language

shiyinjita · 发表于 2011-12-13 10:17:00

现在SC和SV合并了，等你学的时候，有可能就推出新的语言了，我也在等待中

zhanjunyi · 发表于 2011-12-14 22:04:02

验证真是不懂啊，还是做设计吧

tiangua · 发表于 2012-1-2 21:28:03

sv ieee 1800-2009

garik1111 · 发表于 2012-1-11 18:57:28

Thanksssssssssss

mafan88 · 发表于 2012-1-11 21:13:54

对于小公司没有必要学习这些东西，就连一些大公司也不一定会做这个系统验证。
感觉专门做验证工作的人的就业面太窄了，除了这家公司就是那家公司。。。。。。。
对于ic设计师来说了解下就好了，即使做得话也有专门的人去做这个东西。

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