该学哪门语言？SystemVerilog VS SystemC

albe2t · 发表于 2011-11-22 18:35:19

问下各位大神，想拓展下的话，该学那门语言，哪个更有前途？谢谢！

暴弱了 · 发表于 2011-11-23 09:47:57

听说SC已死。几大验证方法学用的都是SV。

kalote · 发表于 2011-11-23 10:20:13

这两种语言是做什么的与verilog有什么区别没

pontiff · 发表于 2011-11-23 12:21:46

回楼上的，主要用来做系统验证，verilog主要用来RTL设计的

shiyinjita · 发表于 2011-11-23 13:04:32

那么建议你学systemC的，这个可以做系统验证的，据说华为有一套完整的验证程序就是用SC写的，
如果你想以后做芯片级验证，那么可以学sv的，

post_design · 发表于 2011-11-24 09:55:54

算法工程师可以学sc，不过其系统建模功能比matlab差远了。C和matlab才是王道。

zhanqing1215 · 发表于 2011-11-24 17:05:58

验证主流SV是目前业界用的最广的

ymli123 · 发表于 2011-11-24 18:41:31

SV + UVM 是logic design & verification的未来

albe2t · 发表于 2011-11-25 10:08:44

sv以绝对优势领先，要是做系统级验证呢，SC好还是SV好？

genghis · 发表于 2011-11-26 12:29:40

sv以绝对优势领先，要是做系统级验证呢，SC好还是SV好？
albe2t 发表于 2011-11-25 10:08

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系统级验证仍然是SystemC，这可能是SystemC长期一直存在的唯一原因。
除了系统级验证，别的应该都被SystemVerilog占领了。
SV已经成为标准了。

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