留下你的drc需求，我来给你写！！！

omityoung

JC_09 发表于 2025-5-20 14:26
chip size 会涉及到Scrible line和sealring的问题，不建议用drc来判读，而且我目前还没发现通过drc来读取 ...

如果某些东西超出了chip 又太小， layout view可能看不出来。

六山小子

有没有总结的很好的DRC/LVS教程，求分享下

zy1092155956

就是现在像检查，某些层次下 同一根 NET 是否成环 现在没有啥思路 楼主有啥思路么？
像是图片这种 只有右上角没 via的 更是 不知道怎么排除

                               
登录/注册后可看大图

yuxidaliumang

11111

yuxidaliumang

111111

Fannie8030

求DRC 怎么抓label，试了pdf中的方法，不起作用

JC_09

风也信子 发表于 2025-5-20 15:49
具体案例能快速帮到有需要的人，赞赏楼主这种分享精神！

提一些weak pattern，不知能否drc搞定，还请楼 ...

1，只通过AA连接的pickup或者guardring，或者大片area的pickup/guardring只通过width小于某个阈值的M1连接主干道：
"只通过AA连接的pickup或者guardring"
//这里不要局限于AA，把guardring定义为"（AA and M1）enclose ct" ，然后检查是否接到MOS 的SD就可以了

“或者大片area的pickup/guardring只通过width小于某个阈值的M1连接主干道”
//这种情况只能通过检查与guardring连接的M1小于设定的值，也可以对 “大片area” 增加一个对guardring面积的判断条件

2.ESD要求power ring metal不小于某个最小值，ESD器件连到power ring的metal不小于某个最小值，孔不小于某个最小值，不知drc能否check出来
“ESD要求power ring metal不小于某个最小值”
//先定义出ESD端口（通常为普通端口加ESDIO1、ESDIO2），然后检查与ESD端口互联的metal的宽度。

“ESD器件连到power ring的metal不小于某个最小值，孔不小于某个最小值”
//这里要先明确metal每um的走电能力，以及对应VIA单个走电能力。例如每1um宽的M1能走1A的电流，每个V1能走0.1A的电流，那1um宽的M1与M2连接时，最少需要10个V1。所以这里就可以写与ESD端口互连的M1宽度大于1um（或者某个特定的值），当M1接触的V1数量少于10个时，触发出来。
这种方法并不是最有效的。可以在PDK TF曾加一层layer，在对应的ESD端口用这层layer标上对应的实际通路的电流。然后再写drc对标上lable的通路去查。

3，更进一步，如果2能drc搞定，是否可以计算点到点电阻
//这个目前写不出。

JC_09

yuxidaliumang 发表于 2025-5-20 15:30
感谢，关键词是NET AREA RATIO ，然后输入的三个分别是metal ，sd,gate（第一个是要输出的图形，后面可以 ...

差不多。写法不同而已

JC_09

六山小子 发表于 2025-5-21 17:07
有没有总结的很好的DRC/LVS教程，求分享下

eetop上有很多的

JC_09

六山小子 发表于 2025-5-21 17:07
有没有总结的很好的DRC/LVS教程，求分享下

【新提醒】【Calibre】Standard Verification Rule Format Manual 2014！！！ - Layout资料区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -