PLL相位噪声怎么样的算是好的

ivychou

PLL用spectreRF的pnoise仿真出来的相位噪声曲线要什么样的才能是好的呢？具体要怎么看呢？我做的是输入27M，输出108M，相位噪声曲线的峰值在81M，大概是－54dBc/Hz，81M前面比较平坦部分大约是－85dBc/Hz，这样的PLL行不行？PLL还需要测哪些其他的参数呢？请大家帮忙解答解答

lp.zhu

PLL的Phase Noise我还没有测试过，不过PLL的参数看你系统的需要，并不是所有系统都需要看Phase Noise
在通讯系统中，Phase Noise很重要，关于freqency  domain, 你应该主要看输出的频谱，
考察Harmonics的位置和大小；
如果用作Clock，则主要看Jitter；
看的方面不一样

ivychou

谢谢指导，主要是做clock用的，看文档很多都是测相位噪声的，jitter和相位噪声不是一样的东西吗？对于时域的就是jitter，而频域就是相位噪声，我是这样理解的，不知道对不对，请高手指教。另外把我的噪声分析的图帖上。

buckaroo

PLL测试还是仿真？仿真你这是怎么仿出来的？
81M那不是phase noise，那是harmonic
phase noise和c-c jitter是一回事
感觉这个图形怪怪的

ivychou

是PLL仿真，就是直接跑PNOISE就出来这样的相位噪声了，这个图哪里怪了？我是不会分析啊，不知道要怎么样的才是好的

buckaroo

原帖由 ivychou 于 2008-2-28 09:23 发表

                               
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是PLL仿真，就是直接跑PNOISE就出来这样的相位噪声了，这个图哪里怪了？我是不会分析啊，不知道要怎么样的才是好的

你也太牛了，pll系统都能pnoise仿出来。。。不过你这分频只有4，也有可能。你的crystal osc noise怎么加的
仿真出来就不怪了，前面正常，后面的是谐波和一次的累加，所以20DB下降的形状没有了（可能而已），不过好象你的VCO性能不太好啊
好不好没关系，够用就行，看你的要求了，phase noise和jitter有转换关系，在20dBc/dec的区域，通过看点频的pnoise就可以大概推出jitter多大

[ 本帖最后由 buckaroo 于 2008-2-28 09:31 编辑 ]

ivychou

我没有加额外的噪声，就直接跑的。VCO在没有加额外噪声的情况下仿真相位噪声在100K的时候是-90dB，感觉数值还不错的，从上面的图上怎么看出VCO性能不好的呢？我就是不知道怎么看啊

buckaroo

系统噪声在带宽外才由VCO决定，你看VCO100K时候的pnoise意义不大。

ivychou

原帖由 buckaroo 于 2008-2-28 10:15 发表

                               
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系统噪声在带宽外才由VCO决定，你看VCO100K时候的pnoise意义不大。

那VCO应该怎么看相位噪声呢？还想问一下从上面的图中怎么看出我的VCO性能不好的，能否教我看看图，谢谢

liuliu7812

这个噪声的样子怎么和我做的差别很大的啊？我是2.4GHz的LC-VCO，PN的图像是-20dB／dec的啊
-90dBc/Hz@10K, -112dBc/Hz@100K, -132dBc/Hz@1M，不是平的

原帖由 ivychou 于 2008-2-27 11:04 发表

                               
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谢谢指导，主要是做clock用的，看文档很多都是测相位噪声的，jitter和相位噪声不是一样的东西吗？对于时域的就是jitter，而频域就是相位噪声，我是这样理解的，不知道对不对，请高手指教。另外把我的噪声分析的图帖上 ...