使用virtuoso仿真验证电流舵DAC的动态性能参数（SNR、SDNR、SFDR、ENOB、THD等）

Cx_1221

nifengdaodi 发表于 2024-1-29 18:34
我是用Verilog A写了一个十进制转二进制的模块，但是输出就一个端口，它是不是就输出八位，我要打开8个mo ...

啊这....可能是你verilogA的逻辑有点问题，理论上输出的二进制是多少位不是自己决定的嘛。你可以参考一下ahdILib库里面的adc

nifengdaodi

Cx_1221 发表于 2024-1-29 21:36
啊这....可能是你verilogA的逻辑有点问题，理论上输出的二进制是多少位不是自己决定的嘛。你可以参考一下 ...

谢谢你的回复，是我写错了。而且输出只要乘上大于开启电压的一个数就可以打开我想要的mos。想明白了，谢谢你。

zxsr70885

你的CLK=250M就是采样频率吗？

jyyuan

IC人 发表于 2023-12-21 09:52
你好，我想问一下Signal bins和Peak Sat.Level那两个不用设置吗，我看有的文档表示也需要设置，而且我用一 ...

你好，请问你知道要怎么设置吗，最近在研究DAC也遇到了这个问题，想学习一下

jyyuan

zxsr70885 发表于 2024-2-2 15:16
你的CLK=250M就是采样频率吗？

请问时钟信号频率就是采样频率吗

Li_12

纠正一点，不是采样周期取质数，而是要与采样点数互质。例如2是质数，但是在楼主的例子里不可取。
楼主所说的采样周期就是输入信号周期数，采样点数是采样信号周期数。后者一般取2的n次方，前者只需要取奇数就满足互质了。

the233

Cx_1221 发表于 2024-1-10 15:43
抱歉！最近年底；项目比较忙；你输入选择vsin；将这个激励设置好以后输入到一个理想的adc；一般在ahdILib ...

您好，这是如何修改的呢

wizkhalifa666

jyyuan 发表于 2024-3-7 17:44
请问时钟信号频率就是采样频率吗

是的，也就是你输入码流更新的频率

wizkhalifa666

请问楼主你的DAC是多少频率的呢？我也做了一个10位的，但当采样率到GHz的时候奇次谐波较为严重，动态性能也下降很多，看你前仿ENOB能调到9.5想请教一下有什么要注意的地方吗

Cx_1221

wizkhalifa666 发表于 2024-3-19 17:03
请问楼主你的DAC是多少频率的呢？我也做了一个10位的，但当采样率到GHz的时候奇次谐波较为严重，动态性能也 ...

不好意思！我这个模块的最高频率才300M！关于处理的话，因为是电流舵类型，使用了gainboost提高了电流源的阻抗，另外相比于传统译码电路，我参考了行列译码器！还需要注意CLK到每个模块的延迟控制。