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模拟IC实践部分
本贴为实践2 高增益两级运放设计 带书签电子版已上传，感兴趣的可以直接拖到最后去下载
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声明：帖主为模拟IC新手，帖子主要记录模拟IC学习过程中的一些感悟，同时做为个人的学习笔记，方便以后回顾和查找。
1 概述 在集成电路的设计过程中，需要对性能指标进行不断的折中和优化，电路性能肯定要有取舍，不可能所有性能都很好，因此在实际的设计过程中，需要将待设计的电路性能参数区分对待，也就是“两点论”，需要具体问题具体分析，分清楚主要矛盾和次要矛盾。
比如，在设计LDO时，其中的运放要求高增益来减小静态误差，这个时候高直流高增益就是我们的主要设计目标。 上图就是一种比较经典的LDO设计，输出稳压为1.2V，其中的运放为折叠式共源共栅放大器，有较高的增益。
而在一些pipeline ADC或者sar ADC中，需要一个前端放大器将微弱的音频信号放大,由于后续电路对信号摆幅的限制，不能将信号幅度放大过度，这种放大器的增益一般在6~15dB，我们需要重点的关注运放的线性度和驱动能力，让信号在被采样前不会失真。如射频中接收机常用到的低噪声放大器LNA，也是需要关注其低噪声，线性度等指标。 上图为一种简单的LNA低噪声放大器，以后写接收机设计时可能会讲讲，注意这些模块用的器件都带rf标志，都是用在高频的器件。
在上篇帖子实践1 最简单的CMOS设计中进行了一个两级运放的设计，第一级是五管差分，在这篇帖子中，为了实现高增益，把五管差分换成折叠共源共栅结构，实现一种较高增益的运放。
2 性能指标主要性能指标电压电压：3.3V 工作电流功耗：<40uA 直流增益: >100dB 负载电容： 4pF 增益带宽：>4MHz 相位裕度：60° 其他性能指标摆率： >5V/s 输出摆幅：-1.5V~1.5V CMRR: >80dB PSRR: >80dB
3 设计与仿真3.1 运放主体结构选择折叠共源共栅+CS组成两级结构 Cm为补偿电容，Rm电阻消除Cm引进的RHP零点。 折叠共源共栅增益一般能达到60~70dB,第二级差不多30到40dB，总增益>100dB。
3.2 偏置电路的结构偏置电路主要是给运放各层MOS管提供偏置，结构如下： 其中Ibias1和Ibias2由基准电流源产生，在这里不单独设计了，在仿真中直接给1uA,
3.3 整体运放电路结构我用的工艺是smic.13工艺，目前的话集创赛的艾为杯，圣邦杯的题目还能用一些.18的吧，我看好多都是60nm.45nm的工艺了，不多说了，工艺越小手算现在只能提供一个大致的参考，虽然不准，但是一定要会，这样才能大大减小调电路的时间。 OK,先来调直流 功耗40uA的话，每一级给个20uA，过驱动电路给个100~200m, 先把偏置电路调好， 直流仿真如下： 如果出现直流点的数字太长，在CIW窗口输入 aelPushSignifDigits() ()里为你自己想要数字的长度： 如，我想要四位有效数字 显示的电压就变短了，不然太长了看的不太清楚 然后开调！ 手算+参数扫描 把每条支路的电流调对，Vdsat>120m,就差不多了，然后再去调主体运放。 主要电流调对，然后差分对管的gm50~100以内，CS放大器gm调到200多吧， 我就调到上图这样，调不动了，能用就行，开始摆烂了。 来看AC仿真： 折叠共源共栅： 60多dB，差不多了，能接受,碰到了零点，不管，最后来调Cm,Rm频响。 看CS: 200多倍，40多dB，和第一级加起来差不多100dB, 来看总体AC: Av可以了 现在调Cm，Rm 把GBW调到4MHz,PM>60° 按下快捷键V，出现白色竖线，把竖线拖到0dB, 最后调到GBW>4Mhz，PM约为60°，完成指标
到这里主要的指标已经结束了，其他次要指标按照上篇帖子的方法仿真即可， 最后要还是要修调的，为了画版图的方便，把一些大的管子拆成小管子并联和插指
总结本贴实现了一种高增益的两级运放，是 实践1 最简单两级运放的一小步进阶设计，写这个帖子主要是太久没调电路了，练练手感，同时为下个帖子全差分高增益运放做铺垫。 全差分运放的主要难点就是调共模反馈，stb仿真调稳定性 其实运放的主要难点就是频响和反馈，帖主作为新手，也正在慢慢学习中。
最后，要过年了，祝能看到最后的各位新年快乐，万事如意！
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发表于 2022-1-28 17:27:16
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